EE3207Digital System Design

这门课学什么

课程简介

Learn digital-system design methods using a hardware description language (HDL), with prototyping on FPGA devices.

校方 PDF 第 2 页 · Abstract

课程内容

Digital-system design concepts; Verilog; sequential logic; logic synthesis; FPGA realization; register-transfer-level methodology; asynchronous sequential logic.

校方 PDF 第 6 页 · Keyword Syllabus

实验项目

Four labs: EDA tools and FPGA rapid prototyping; combinational-circuit modeling with HDL; sequential-circuit modeling with HDL; and an RTL digital-system design mini-project.

校方 PDF 第 6 页 · Laboratory Experiment

预期学习成果

查看学习成果表

CILO	预期学习成果	比重	DEC
1	Demonstrate basic knowledge of HDL.	—	—
2	Apply HDL to model combinational and sequential digital circuits.	—	—
3	Design digital systems at register-transfer level.	—	—
4	Use EDA tools for circuit modeling, simulation, functional verification and FPGA prototyping.	—	—

校方 PDF 第 2 页 · Course Intended Learning Outcomes (CILOs)

我能不能修这门课

先修、建议先备和并修要求分别查看；等同及互斥条件也会影响选课。and 表示同时满足，or 表示备选；组合条件按下方原文分组阅读。

先修条件

EE2000 Logic Circuit Design

校方 PDF 第 1 页 · Prerequisites

建议先备知识

无（校方注明 Nil）

校方 PDF 第 1 页 · Precursors

并修要求

本页尚无已核实的这一项信息。

其他修读要求

本页尚无已核实的这一项信息。

等同课程及条件

无（校方注明 Nil）

校方 PDF 第 1 页 · Equivalent Courses

互斥课程及条件

无（校方注明 Nil）

校方 PDF 第 1 页 · Exclusive Courses

怎么考，怎样才算通过

考核方式

Continuous assessment: 40% (assignments 10%, quizzes/midterms 20%, laboratory demonstrations/formal reports 10%); examination: 60% (2 hours). Pass condition: at least 30% in coursework and examination, plus 75% laboratory attendance.

各项考核占多少分

考核项目	比重	生成式 AI 使用	备注与限制
Assignments (at least 3)	10%	原表未列明	原表未列明
Quizzes and midterms	20%	原表未列明	原表未列明
Laboratory demonstrations and formal reports	10%	原表未列明	原表未列明

校方 PDF 第 3 页 · Assessment Tasks/Activities

通过条件

At least 30% in coursework and at least 30% in the examination; laboratory attendance of at least 75%.

校方 PDF 第 3 页 · Remark